TU Wien:Digital Design and Computer Architecture LU (Polzer): Unterschied zwischen den Versionen

Aus VoWi
Zur Navigation springen Zur Suche springen
K (→‎Übungen: use wikisyntax instead)
Zeile 29: Zeile 29:
 
Es gibt 6 Übungsaufgaben die in dreier Gruppen zu lösen sind.
 
Es gibt 6 Übungsaufgaben die in dreier Gruppen zu lösen sind.
  
1. Fertige VHDL Designs mit ModelSim simulieren, auf dem Development Board testen und mit dem Logic Analyzer Messungen durchführen.<br>
+
# Fertige VHDL Designs mit ModelSim simulieren, auf dem Development Board testen und mit dem Logic Analyzer Messungen durchführen.
2. Verschiedene vorgebene VHDL Entities mit einander verknüpfen und diese simulieren und testen.<br>
+
# Verschiedene vorgebene VHDL Entities mit einander verknüpfen und diese simulieren und testen.
3. Eine vorgegebene State Machine implementieren mit der UART über eine serielle Schnittstelle zum PC möglich ist.<br>
+
# Eine vorgegebene State Machine implementieren mit der UART über eine serielle Schnittstelle zum PC möglich ist.
4. Eine eigene State Machine entwickeln mit der das zweizeilige LCD Bildschirm angesprochen werden kann.<br><br>
+
# Eine eigene State Machine entwickeln mit der das zweizeilige LCD Bildschirm angesprochen werden kann.
 
+
# Eine einfache MIPS Pipeline wird implementiert
5. Eine einfache MIPS Pipeline wird implementiert<br>
+
# 3 Hazard Behandlung für den MIPS Prozessor, anschließend wird MIPS Assembler auf dem Prozessor ausgeführt.
6. Hazard Behandlung für den MIPS Prozessor, anschließend wird MIPS Assembler auf dem Prozessor ausgeführt.<br>
 
  
 
== Prüfung, Benotung ==
 
== Prüfung, Benotung ==

Version vom 27. März 2012, 13:42 Uhr

Daten

|Pflichtmodul Unbekannt oder "Prä-Modul-Ära" - EDIT ME |-

Inhalt

Diese LVA ist eine Zusammenführung der ehemaligen LVAs TU Wien:Digitales Design LU (Steininger) und TU Wien:Hardware-Modellierung VL (Lechner) aus dem alten (2009-2011) Studienplan.

Das Stoffgebiet ist Hardware-Design mittels VHDL. Es wird erlent wie man VHDL schreibt, wie man diesen Code in Testbenches simuliert und wie man den fertigen Code mit einem Logic Analyzer debugged.

Es gibt 4 Übungen bei denen die Grundlagen der Entwicklung erlernt werden und am Ende gibt es 2 große Übungen bei denen ein MIPS Prozessor implementiert wird der am Ende auch Code ausführen kann.

Ablauf

Es werden dreier Gruppen eingeteilt die jeweils in Gruppen Arbeit die Angaben im Labor lösen sollen. Vor der Abgabe werden die fertigen Aufgaben einem Tutor gezeigt.

Nach den ersten 4 Aufgaben gibt es einen Midterm-Test bei dem mit dem Logic Analzyer Messungen durchgeführt werden und eine einfache vorgegebene State-Machine implementiert wird.

Nach den 2 MIPS Prozessor Aufgaben gibt es einen Final Test bei dem Theorie Fragen über den MIPS Prozessor beantwortet werden, eine einfache Pipeline und eine kleine ALU implementieren.

Benötigte/Empfehlenswerte Vorkenntnisse

Die Vorlesung ist empfehlenswert, aber nicht notwendig.

Übungen

Es gibt 6 Übungsaufgaben die in dreier Gruppen zu lösen sind.

  1. Fertige VHDL Designs mit ModelSim simulieren, auf dem Development Board testen und mit dem Logic Analyzer Messungen durchführen.
  2. Verschiedene vorgebene VHDL Entities mit einander verknüpfen und diese simulieren und testen.
  3. Eine vorgegebene State Machine implementieren mit der UART über eine serielle Schnittstelle zum PC möglich ist.
  4. Eine eigene State Machine entwickeln mit der das zweizeilige LCD Bildschirm angesprochen werden kann.
  5. Eine einfache MIPS Pipeline wird implementiert
  6. 3 Hazard Behandlung für den MIPS Prozessor, anschließend wird MIPS Assembler auf dem Prozessor ausgeführt.

Prüfung, Benotung

Wenn man bei der Lösung der Aufgaben mitgeholfen hat und sie verstanden hat, dann sind die Prüfung absolut kein Problem mehr. Die Benotung erscheint sehr fair.

Dauer der Zeugnisausstellung

ca. 4 Wochen

Zeitaufwand

Der Zeitaufwand ist sehr hoch, für die ersten 4 Beispiele hat man jeweils 2 Wochen Zeit. Das geht sich nur knapp aus und man sollte definitv öfter als 2 mal die Woche (soviele Slot-Termine bekommt man) im Labor sein.

Die Implementierung der MIPS Pipeline ist sich nur bei 2 Gruppen innerhalb der vorgesehenen 4 Wochen ausgegangen, mit der Verlängerung hatten ein paar mehr Gruppen eine Chance abzugeben.

Das Problem an der letzten Aufgabe war das sie auf die MIPS Pipeline aufsetzt, einige Gruppen konnten diese Aufgabe nicht mehr abgeben.

Ich war sicher 4-5 mal die Woche im TILAB für ~1-2 Stunden.

Unterlagen

Tipps

Die Beispiele auf keinen Fall unterschätzen! Die Gruppenmitglieder möglichst gut einbinden, es erspart viel Arbeit.

Verbesserungsvorschläge / Kritik

noch offen