TU Wien:Digitales Design VO (Steininger)/Ausgearbeitete Theoriefragen SS09

1. Was passiert wenn man bei einem SR-Latch sowohl S als auch R aktiviert?

Beide NOR-Gatter geben am Ausgang logisch 0 aus (bzw. bei einer Realisierung mit NAND-Gattern beide logisch 1), d.h. es gilt $Q=Q_{N}=0\!\,$ (bzw. 1), was jedoch eine Verletzung der notwendigen Bedingung $Q=\neg Q_{N}$ bedeutet! Falls die beiden Eingänge dann (zumindest annähernd) gleichzeitig wieder auf logisch 0 gesetzt werden, führt dies zu einem metastabilen Zustand und das Latch "weiß" quasi nicht in welchen Zustand es wechseln soll.

2. Skizzieren Sie die Prinzipschaltung eines D-Latch! (Aufbau aus Schaltern und Invertern)

Siehe Foliensatz Einführung ([1]), Seite 40.

3. Nennen Sie die wesentlichen Unterschiede zwischen sequentieller und kombinatorischer Logik!

Bei der kombinatorischen Logik sind keine Speicherelemente oder Rückkopplungen vorhanden, d.h. es gibt keinen inneren Zustand und das Ausgangssignal ist nur von den Eingangssignalen abhängig.

Die sequentielle Logik hingegen hat einen inneren Zustand (realisiert durch Speicherelemente oder in Form von Rückkopplungen), der durch die Vorgeschichte bestimmt ist und das Ausgangssignal hängt somit sowohl von den Eingangssignalen als auch vom inneren Zustand ab (siehe auch Moore- bzw. Mealy-State Machine).

4. Handelt es sich bei einem ROM um rein kombinatorische oder sequentielle Logik? Begründen Sie?

Dadurch dass das ROM zwar natürlich Speicherzellen enthält, diese aber nur einmalig bei der Herstellung auf Werte fixiert werden können (und nicht während der Laufzeit), gilt stets, dass für jeweils eine mögliche Eingangskombinationen immer das selbe Signal am Ausgang erscheint. Somit handelt es sich hierbei klar um kombinatorische Logik, es existiert kein innerer Zustand.

5. Nennen Sie 5 Vorteile der Digitalisierung von Signalen bzw. Information!

• digitale Information ist robust gegen Störungen
• lässt sich leicht reproduzieren
• lässt sich programmieren
• einfache Speicherung
• es gibt mächtige Methoden zur Weiterverarbeitung
• realisiert mit einfacher Schaltungstechnik/Technologie
• ...

6. Was besagt das Theorem von DeMorgan?

Für nur zwei bool'sche Variablen (einfachste Anwendung):

$\neg (A\land B)=\neg A\lor \neg B$

$\neg (A\lor B)=\neg A\land \neg B$

Allgemeines Theorem:

$\neg F(X_{1},X_{2},X_{3},...,X_{n},\land ,\lor )=F(\neg X_{1},\neg X_{2},\neg X_{3},...,\neg X_{n},\lor ,\land )$

7. Was besagt das Theorem von Shannon? Wo wird es praktisch verwendet?

Allgemeines Theorem:

$F(X_{1},X_{2},X_{3},...,X_{n})=X_{1}\land [F(1,X_{2},X_{3},...,X_{n})]\lor \neg X_{1}\land [F(0,X_{2},X_{3},...,X_{n})]$

Verwendung: Multiplexer, bzw. Realisierung von Logik durch Multiplexer.

8. Warum sind Wafer rund?

Bei der Gewinnung des monokristallinen Reinst-Siliziums (z.B. Tiegelziehverfahren nach Czochralski) erhält man einen zylinderförmigen Einkristall mit definierter Orientierung der Kristallstruktur. Dieser wird quer zu seiner Längsachse(parallel zu einer Kristallebene) zersägt, wodurch runde Scheiben (eben diese Wafer) entstehen.

9. Skizzieren Sie den internen Aufbau eines D-Flipflop aus Invertern und Transmission Gates. Geben Sie an, wie viele Gatteräquivalente Ihre Realsierung benötigt!

Siehe Foliensatz CMOS-Logik ([2]), Seite 55.

10. Sie wollen ein Logiksignal vom Ausgang eines Gatters G1 (Ausgangswiderstand R = 100 Ohm) zum Eingang eines Gatters G2 (Eingangskapazität C = 0,1 pF) leiten (Leitung ideal). Schätzen Sie ab, welches Delay sich durch die RC-Konstante ergibt!

$\tau =R\cdot C$

$\tau =100\cdot 0,1\cdot 10^{-12}=10\cdot 10^{-12}=10ps$

Das Delay ist natürlich davon abhängig, wo sich die Schaltschwellen für logisch 0/1 befinden.

Beim Entladen (Wechsel von logisch 1 auf logisch 0 am Ausgang G1) beträgt die Spannung nach der vergangenen Zeit $\tau$ ca. 37% des vollen Spannungswertes, beim Aufladen (Wechsel von logisch 0 auf logisch 1 am Ausgang G1) beträgt die Spannung nach $\tau$ Sekunden ca. 63% des vollen Spannungswertes.

Bei recht strikten Spannungsschwellen (z.B. mindestens 80% entspricht logisch 1, kleiner gleich 20% entspricht logisch 0) sollte eine Delay-Abschätzung von $2\tau$ ausreichend sein, also in unserem Fall:

$Delay=2\cdot \tau =20ps$

Siehe auch Foliensatz ASIC-Fertigung ([3]), Seite 66.

11. Warum eignet sich Silizium besonders gut für die Herstellung integrierter Schaltungen?

Mit Silizium lassen sich sowohl Isolatoren ($\rightarrow$ Siliziumdioxid), elektrische Leiter ($\rightarrow$ polykristallines Silizium) als auch Schalter/Transistoren ($\rightarrow$ dotiertes Silizium) realisieren.

12. Welche elektrische Funktion hat das Siliziumdioxid im Chip?

Das $SiO_{2}$ dient als Isolator.

13. Skizzieren Sie den Querschnitt eines Feldeffekt-Transistors!

Siehe Foliensatz ASIC-Fertigung ([4]), Seite 21.

14.Was sind die Besonderheiten beim Clock-Routing?

15.Kann es sinvoll sein, ein Design aus Kostengründen auf 2 Chips aufzuteilen? Begründen Sie!

16. Was versteht man unter einer Sign-off Simulation? An welchem Punkt im Design-Flow wird sie durchgeführt? Zu welchen Zweck?

Unter einer Sign-off Simulation versteht man eine typische postlayout Gate-Level-Simulation vor der Übergabe zur Fertigung, die als Vorlage für den Funktionstest des Chips nach der Fertigung dient.

17. Was versteht man unter „CMOS“? Erklären Sie alle Buchstaben in dieser Abkürzung!

CMOS steht für Complementary Metal-Oxide-Semiconductor:

• Complementary: n-Kanal FETs und p-Kanal FETs sind zueinander komplementär, bei CMOS verwendet man beide in Kombination (MOSFET-Transistoren), um beide logischen Pegel aktiv treiben zu können
• Metal: bezeichnet die leitende Schicht (mit Gate-Anschluss) des FET, meist aus polykristallinem Silizium
• Oxide: bezeichnet die Isolationsschicht (direkt unter der leitenden Schicht) des FET, meist aus Siliziumdioxid
• Semiconductor: bezeichnet die n- bzw. p-Kanäle im FET, die die Funktion des Schalters erst ermöglichen, meist aus entsprechend dotiertem Silizium

18. Welche Strecke legt eine elektromagnetische Welle auf einer Leitung innerhalb von 1ns zurück?

Im Vakuum beträgt die Lichtgeschwindigkeit $3\cdot 10^{8}{\frac {m}{s}}$, was $0,3{\frac {m}{ns}}=30{\frac {cm}{ns}}$ entspricht.

Auf einer Leitung beträgt diese ca. ${\frac {2}{3}}$ der Vakuumlichtgeschwindigkeit, also bedeutet dies eine Geschwindgkeit von $20{\frac {cm}{ns}}$ (d.h. kurze Antwort auf die Frage: $\rightarrow 20cm$).

19. Was ist der Vorteil von BiCMOS-Logik?

Dadurch dass bei BiCMOS-Schaltungen die Ausgangsstufen bipolar realisiert werden, besitzt diese Technologie eine höhere Treiberfähigkeit.

20. Über welchen Faktor hängen die Komplexitätsmaße „Gate-Count“ und „Anzahl der Transistoren“ zusammen?

Der "Gate-Count" ist die Anzahl der äquivalenten NAND-Gates. Ein CMOS-NAND2 Gate besteht aus 4 Transistoren. -> Faktor = 4

21. Beschreiben Sie die logische Funktion eines AOI311! Skizzieren Sie seinen Aufbau aus Transistoren!

$F=\neg ((A\wedge B\wedge C)\vee D\vee E)$

TODO: Aufbau aus Transistoren

22. Geben Sie die logische Funktion eines OAI11 an!

$F=\neg (A\wedge B)$

23. Geben Sie die logische Funktion eines AOI321 an!

$F=\neg ((A\wedge B\wedge C)\vee (D\wedge E)\vee F)$

24. Welche Probleme treten beim „Exhaustive Test“ in der praktischen Anwendung auf?

Beim Exhaustive Test werden alle möglichen Eingangsmuster am Chip angelegt, was für kombinatorische Logik einen Testaufwand von $2^{n}$ Testvektoren bei $n$ Eingängen bedeutet. Der Aufwand steigt somit exponentiell mit der Anzahl der Eingänge und es würde in den meisten Fällen viel zu lange dauern, alle Testvektoren anzulegen.

25.Erläutern Sie die Auswirkungen einer verspäteten Markteinführung eines Produktes auf den Gewinn!

3 Annahmen:

• Zeitpunkt des größten Kaufinteressens ist fix
• Zeitpunkt für Ende des Kaufinteresse ist fix
• Anstieg der Verkaufszahl ist begrenzt (Produktionssteigerung)

Verkaufsverlauf siehe Foliensatz "Zieltechnologien" Seite 27

26.Nennen Sie zwei versentliche Vorteile des MRAM gegenüber einem EEPROM!

• Viel schneller (etwa so schnell wie DRAM)
• Viel mehr Speicherzyklen (EEPROM 10^4 vs MRAM 10^10)

27. Was ist ein IP-Core?

IP steht für Intellectual Property (= geistiges Eigentum).

Ein IP-Core ist eine fertig entwickelte und spezifizierte Funktionseinheit, die als Macro in das Design eingebunden und beim Designer gekauft werden kann. Dies spart natürlich Entwicklungsaufwand und erhöht die Produktivität.

28.Wozu benötigt man ein Floating-Gate?

Ein Floating-Gate benötigt man für die Programmierung eines UV-EPROMS.

Bei der Programmierung zieht ein elektrisches Feld die Elektronen aus dem Kanal in das Floating-Gate(ein Gate zw. Kanal und richtigem Gate), so dass die Steuerspannung zum Schließen des Schalters so hoch wird, dass kein Schließen mehr möglich ist.

29.Wozu verwendet man eine Antifuse?

Antifuses werden zum (einmaligen) Programmieren verwendet. Im Gegenteil zu fuses stellen sie nach durchbrennen eine leitende Verbindung dar.

30. Geben Sie die Signal–Resolution-Table für die Funktion XOR und die Zustände {0,1,X} an!

${\begin{array}{c|ccc}XOR&0&1&X\\\hline 0&0&1&X\\1&1&0&X\\X&X&X&X\end{array}}$

31. Geben Sie die Signal–Resolution-Table für die Funktion NOR und die Zustände {0,1,X} an!

${\begin{array}{c|ccc}NOR&0&1&X\\\hline 0&1&0&X\\1&0&0&0\\X&X&0&X\end{array}}$

32. Was versteht man unter einem Non-Volatile Memory?

Non-Volatile steht für "nicht-flüchtig", d.h. der Begriff bezeichnet Speicher, dessen Inhalte nach Abschalten der Versorgungsspannung erhalten bleiben (z.B. Festplatte oder CDROM).

33. Erklären Sie das Prinzip des Boundary-Scan!

Mit Hilfe des Boundary Scan Tests werden die Verbindungen zwischen Chips getestet.

34. Was versteht man unter Bonding?

Bonding bezeichnet das Verbinden der vergleichsweise winzigen Kontakte auf dem Die mit denen auf dem Package, um die Pins von außen zugänglich zu machen.

35.Was ist der Unterschied zwischen Gate-Array und CBIC?

36.Altert ein Chip auch wenn er nicht in Betrieb ist? Begründen Sie!

Ja, durch Termperaturschwankungen dehnen sich die Materialien aus und ziehen sich wieder zusammen, jedoch jedes Material unterschiedlich stark (Materialkonstante). Durch die entstehenden Kräfte kann es zu Mikrocracks kommen, Leiterbahnen können reißen oder sich ablösen

37.Was versteht man im Zusammen hang mit einem PLD unter einem Product Term?

Bei einem PLD kann man, abhängig vom genauen Typ, entweder das UND- oder das ODER Array oder beide Programmieren. Je nachdem muss man die gewünschte funktion in eine passende Form aus Produkt-Termen bringen (KNF oder DNF) um sie realisieren zu können.

38.Kann man mit einer LUT mit 32 Bit alle Funktionen mit 5 Variablen realsieren? Begründen Sie!

39.Was ist ein IDDQ-Test? Benötigt man dafür auch Testvektoren? Begründen Sie!

IDDQ --> IDD (Versorgungsstrom) Q („Quiescent“, Ruhezustand) Bei CMOS ist der statische Stromverbrauch extrem klein (nur Sperrströme, Pull-Ups), durch die Gatter fließt nur beim Schalten Strom. Beim IDDQ Test wird deshalb der statische Stromverbrauch gemessen, ist dieser ungewöhnlich hoch weißt das auf einen Defekt hin. Wird zunehmend unbrauchbarer, da mit fortschreitender technologischer Entwicklung der statische Stromverbrauch immer mehr ansteigt (dünnere Isolatoren --> höhere Sperrströme, ...)

40. Wie hängt die Junction-Temperatur eines Chips mit der Umgebungstemperatur zusammen?

Der Zusammenhang wird mit dem Fourier'schen Gesetz beschrieben, das wie folgt lautet:

$T_{junction}=T_{ambient}+P\cdot \theta _{JA}$

$P$ steht hierbei für die Verlustleistung des Chips und $\theta _{JA}$ für den Wärmewiderstand.

41.Nennen Sie Beispiele für den negativen Einfluss hoher Temperatur auf einen VLSI-Chip!

• der Chip wird erheblich langsammer
• die Fehlerrate steigt exponentiell an
• der Chip altert schneller (Elektromigration)

42.Nennen Sie drei Faktoren, von denen der thermische Widerstand eines Gehäuses abhängt!

• Gehäusetyp
• Einbaulage
• Kühlkörper/Lüfter

43.Angenommen die Versorgungsspannung eines Chips liegt am unteren Ende des Toleranzbereichs. Werden die Delays dadurch höher oder geringer als beim Normalwert?

Die Delays werden höher und somit die Geschwindigkeit geringer Derating Factors: Grundsätzlich gilt: Hohe Temperatur und niedrige Versorgung verlangsamen den Chip.

44.Wozu bnötigt man bei der Fertigung eines ICs die Masken?

In der Fertigung benötigt man Masken um die gewünschten Strukturen (je Layer) auf den Waver aufzubringen. Um die Prozessschritte gezielt auf kleine Bereiche anzuwenden wird der gesamte Waver mit Fotolack beschichtet und dann durch die Maske, die die Struktur abbildet, belichtet. In den belichteten Bereichen lässt sich der Lack abwaschen und beim folgenden Ätzen wird dort das Material abgetragen.

45.Erklären Sie Zweck und Prinzip des Burn-in!

Der Badewannenkurve folgend gibt es am Beginn der Lebensdauer eines Chips eine Phase erhöhter Ausfallwarscheinlichkeit (Infant Mortality) auf die der Boden der Badewanne mit konstanter geringer Ausfallwarscheinlichkeit folgt. Beim Burn in wird der Chip unter wiedrigen Bedingungen (hohe Temperatur, hohe Versorgungsspannung) betrieben, durch diese "Acceleration-Factors" kann der Boden der Badewanne sehr schnell erreicht werden.

46.Erläuters Sie, wie physikalische Defekte zu dynamischen Fehlern führen können!

Wenn durch einen physikalischen Defekt z.b. die Verbindung zu einem Gate unterbrochen ist (floating gate) kann dieses Gate sehr emfindlich auf Störungen sein und undefiniert hin- und herschalten und so dynamische Fehler produzieren

47.Erklären Sie das Funktionsprinzip eines SDT-MRAM! Auf welchem Effekt beruht die Speicherung? Wie erfolgt das Lesen, wie das Schreiben?

eine MRAM Zelle besteht aus 2 magnetischen Schichten zwischen denen ein Isolator ist, der so dünn ist dass Tunnelströme fließen. Der Strom ist abhängig von der magnetisierung

• Spin-Dependent Tunneling (SDT)
• Schreiben:
  • Magnetische Polarisation der Schichten wird durch Stromrichtung festgelegt.
• Lesen:
  • Je nach magnet. Ausrichtung der beiden Schichten zueinander ergeben sich unterschiedlich große Tunnelströme

48. Wovon hängt das Ausmaß der Electromigration ab?

Das Ausmaß der Electromigration wird mit Black's Law (Blacksche Gleichung, siehe [5]) angegeben:

$MTTF={\frac {A}{J^{2}}}ext({\frac {E}{kT}})$

MTTF steht für Mean Time To Failure, bezeichnet also die mittlere Betriebsdauer bis zum Ausfall.

Wie man der Formel entnehmen kann ist das Ausmaß abhängig von

• der Stromdichte J (geht quadratisch ein)
• der Temperatur T (geht exponentiell ein)

Der Rest sind Konstanten ($A,k$) bzw. Größen die sich meist nicht beeinflussen lassen ($E$).

49. Was versteht man unter Electromigration?

Electromigration bezeichnet eine allmähliche Verschiebung des Materials, die durch eine Vielzahl von rasch bewegten Elektronen (also bei hoher Stromdichte), welche durch Stoßprozesse die Atome bewegen, auftritt. Der Effekt betrifft also nur leitende Materien.

50. Angenommen Sie finden in Ihrer Chip-Library einen TAP-Controller. Wozu können Sie diesen verwennden?

TAP steht für Test Access Port und bezeichnet die JTAG-Schnittstelle, mit welcher sich Boundary Scan Tests durchführen lassen.

51. Warum werden bei CMOS-Logik die Funktionen NAND und NOR bevorzugt verwendet und nur selten AND und OR?

Nur invertierende Funktionen können mit CMOS-Technologie einstufig realisiert werden. Erklärung: beim n-Stack sind nur nicht-invertierende Eingänge erlaubt, der Ausgang muss jedoch invertierend sein, beim p-Stack ist es genau umgekehrt.

52.Was versteht man unter dem „Störspannungsabstand“?

In diesem Zusammenhang versteht man unter dem Störspannungsabstand den Wert, um den die Grenzen für ein "high" bzw. "low" am Ausgang einer Logikstufe strenger sind als am Eingang, dadurch kann trotz Störungen der Pegel noch erkannt werden.

53.Warum verursacht ein Scan-Test einen Overhead in der Chipfläche?

Bei sequentieller Logik werden zusätzliche MUXe in den Signalpfad eingebunden um das Testen zu erleichtern. Die MUXe bilden eine Scan-Chain, die dazu verwendet wird die Logik in einen bestimmten Zustand zu bringen, bevor ein Testvektor an den Pins angelegt wird.

Der Overhead besteht aus:

• zusätlicher MUX im Signalpfad
  • ca. 10% mehr Fläche je FF
  • Verlängerung des kritischen Pfads
  • Verdrahtungsaufwand

54.Welchen Zweck hat ein programmierbarer Invertierer am Ausgang eines PAL für die Logikoptimierung?

Inverse Funktion realisieren und mit einem programmierbaren Inverter (XOR) am Ausgang wieder richtig stellen.

55.Was ist ein Schmitt-Trigger-Eingang? Wozu wird er verwendet?

Ein Schwellwertschalter mit einer Hystherese (Schwellwert LOW != Schwellwert High). Zur Rauschunterdrückung in digitalen Signalen.

56. Was besagt die „Rule of Ten“?

Faustregel, die besagt: Die Kosten eines Defekts steigen mit jedem Assemblierungsschritt um den Faktor 10, was zu einem exponentiellen Kostenanstieg führt.

57. Welchen Zweck hat ein Process in VHDL?

Mit dem Process werden sequentielle Abläufe in VHDL formuliert. Statements wie IF/THEN/ELSE oder CASE sind nur in einem Process zulässig.

58. Welche 3 Teile beschreiben eine Design Unit in VHDL?

Eine Design Unit in VHDL besteht grundsätzlich aus:

• Entity (Schnittstelle)
• Architecture (Funktionalität)
• Configuration (Zuordnung Entity <-> Architecture)

59. Wozu benötigt man in VHDL die Configuaration?

Mit Hilfe der Configuration erfolgt die Zuordnung von Architecture (Funktion) auf Entity (Schnittstelle).

60. Welche Bedeutung hat die Sensitivity-List in einem VHDL Code?

Die Sensitivity List kann jeweils für einen Process angegeben werden ist nur für die Simulation relevant. Sie soll alle jene Signale enthalten, bei deren Änderung (Event) der Simulator den Process erneut durchlaufen soll.

61. Nennen Sie zwei Maße für die Testqualität!

• Defect level [% oder ppm]: Anteil an nicht ausgeschiedenen fehlerhaften Produkten
• Test Coverage [%]: Anteil an durch den Test erkennbaren Fehlern (bezogen auf alle Fehler im Fehlermodell)