TU Wien:Hardware Modeling VO (Lechner)

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Daten[edit]

Lecturers Univ.Ass. Dipl.-Ing. Lechner Jakob, Univ.Ass. Dipl.-Ing. BSc. Polzer Thomas
ECTS 1,5
Department Computer Engineering
When summer semester
Abbreviation HWMOD
Links tiss:182696 , Mattermost-Channel
Zuordnungen
Bachelor Technische Informatik Pflichtmodul Digital Design

Mattermost: Channel "hardware-modeling"RegisterMattermost-Infos

Inhalt[edit]

VHDL-Code, State-Machines, Testbenches, Y-Diagramm, Programmierung von FPGA´s, Vorbereitung auf die DDCA LU.

Ablauf[edit]

Vorträge unter dem Semester und anschließend die Vorlesungsprüfung.

ss2020: Vorträge nur im März.

Benötigte/Empfehlenswerte Vorkenntnisse[edit]

Elektrotechnische Grundlagen und Digital Design wären Empfehlenswert, es ist aber auch ohne diese beiden LVAs zu schaffen, für VHDL Code sind grundlegende Programmierkenntnisse von Vorteil.

Vortrag[edit]

Thomas Polzer und Jakob Lechner halten den Vortrag abwechselnd, ihre beiden Vortragsstile sind unterschiedlich aber nicht schlecht. Wenn etwas während der Vorlesung unklar ist oder ein Begriff nicht bekannt ist erklären sie das gerne.

SS 2020: Jürgen Maier hat alle Vorträge gehalten. Wurde als Einführungs LVA für DDCA LU gehalten, daher geblockt nur im März. Kurz, knackig und informativ

Übungen[edit]

Es ist eine reine Vorlesung.

Prüfung, Benotung[edit]

noch offen

Dauer der Zeugnisausstellung[edit]

noch offen

Zeitaufwand[edit]

Wenn man alle VOs besucht und DDCA LU nicht macht: Prüfungslernaufwand bei 25 h.

Wenn man alle VOs besucht und DDCA LU schon macht: Prüfungslernaufwand bei 2h (Folien 1x durchlesen).

Unterlagen[edit]

Tipps[edit]

Bei der Prüfung werden Codebeispiele und Theorie gegeben (ca. jeweils 50%), was durch welches Codestück synthetisiert wird oder was der Unterschied zwischen Variablen und Signalen ist. Unter dem Semester mitlernen zahlt sich aus, jedoch sollte der gesamte Stoff vor der Prüfung nocheinmal durchgekaut werden.

Verbesserungsvorschläge / Kritik[edit]

noch offen