TU Wien:Industrial Hardware Verification VU (Steininger)
Daten[Bearbeiten | Quelltext bearbeiten]
| Vortragende | Markus Ferringer• Jakob Lechner• Andreas Steininger |
|---|---|
| ECTS | 3,0 |
| Letzte Abhaltung | 2024S |
| Sprache | „bei bedarf in englisch“ ist kein zulässiger Sprachcode. |
| Mattermost | industrial-hardware-verification • Register • Mattermost-Infos |
| Links | tiss:191127 |
| Masterstudium Technische Informatik | Modul Digital Circuits and Systems (Gebundenes Wahlfach) |
Inhalt[Bearbeiten | Quelltext bearbeiten]
Methoden in VHDL und Verilog, um Hardwaredesigns zu testen und zu verifizieren.
Ablauf[Bearbeiten | Quelltext bearbeiten]
Vorlesung und 3 Übungen
Benötigte/Empfehlenswerte Vorkenntnisse[Bearbeiten | Quelltext bearbeiten]
VHDL sollte sitzen bzw. HDL Sprachen. Außerdem sollte man wissen wie Linux funktioniert und es auch über die Kommandozeile bedienen können.
Vortrag[Bearbeiten | Quelltext bearbeiten]
Ziemlich interessant eigentlich. Die Vortragenden sind Experten aus der Industrie und kennen sich wirklich gut aus.
Übungen[Bearbeiten | Quelltext bearbeiten]
3 Übungen (VHDL basics / OSVVM, PSL, Verilog UVM)
1 Gruppenprojekt
Prüfung, Benotung[Bearbeiten | Quelltext bearbeiten]
Gab es nicht, es gab nur ein Abgabegespräch über das fertige Gruppenprojekt.
Dauer der Zeugnisausstellung[Bearbeiten | Quelltext bearbeiten]
noch offen
Zeitaufwand[Bearbeiten | Quelltext bearbeiten]
Liegt wahrscheinlich eher so bei 4.5 ECTS als bei 3
Unterlagen[Bearbeiten | Quelltext bearbeiten]
noch offen
Tipps[Bearbeiten | Quelltext bearbeiten]
Nicht von der ersten Übung abschrecken lassen. Diese braucht nämlich mehr Zeit als die anderen zwei Übungen zusammen.
Wenn man mit der Zeit nicht zurechtkommt, einfach im Forum nach einer Deadline Verlängerung fragen, die LVA Leiter erweitern sie immer, sodass alle fertig werden können.
Highlights / Lob[Bearbeiten | Quelltext bearbeiten]
noch offen
Verbesserungsvorschläge / Kritik[Bearbeiten | Quelltext bearbeiten]
noch offen