TU Wien:Industrial Hardware Verification VU (Steininger)

Daten

Vortragende	Markus Ferringer• Jakob Lechner• Andreas Steininger
ECTS	3,0
Letzte Abhaltung	2024S
Sprache	„bei bedarf in englisch“ ist kein zulässiger Sprachcode.
Mattermost	industrial-hardware-verification • Register • Mattermost-Infos
Links	tiss:191127

Zuordnungen

Masterstudium Technische Informatik

Modul Digital Circuits and Systems (Gebundenes Wahlfach)

Inhalt

Methoden in VHDL und Verilog, um Hardwaredesigns zu testen und zu verifizieren.

Ablauf

Vorlesung und 3 Übungen

Benötigte/Empfehlenswerte Vorkenntnisse

VHDL sollte sitzen bzw. HDL Sprachen. Außerdem sollte man wissen wie Linux funktioniert und es auch über die Kommandozeile bedienen können.

Vortrag

Ziemlich interessant eigentlich. Die Vortragenden sind Experten aus der Industrie und kennen sich wirklich gut aus.

Übungen

3 Übungen (VHDL basics / OSVVM, PSL, Verilog UVM)

1 Gruppenprojekt

Prüfung, Benotung

Gab es nicht, es gab nur ein Abgabegespräch über das fertige Gruppenprojekt.

Dauer der Zeugnisausstellung

noch offen

Zeitaufwand

Liegt wahrscheinlich eher so bei 4.5 ECTS als bei 3

Unterlagen

noch offen

Tipps

Nicht von der ersten Übung abschrecken lassen. Diese braucht nämlich mehr Zeit als die anderen zwei Übungen zusammen.

Wenn man mit der Zeit nicht zurechtkommt, einfach im Forum nach einer Deadline Verlängerung fragen, die LVA Leiter erweitern sie immer, sodass alle fertig werden können.

Highlights / Lob

noch offen

Verbesserungsvorschläge / Kritik

noch offen

Materialien

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U

• Ue1.pdf (details)
• Ue2.pdf (details)
• Ue3.pdf (details)