TU Wien:Technische Grundlagen der Informatik VU (Kastner)/Kapitel Pipelining
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- 01 Zahlendarstellung
- 02 Numerik
- 03 Codierung
- 04 Informationstheorie
- 05 Boolesche Algebra
- 06 KV-Diagramme und BDD
- 07 Moore- & Mealy-AutomatenTGI+GDS
- 08 Digitalschaltungen, KominatorikTGI
- 09 Sequentielle Logik
- 10 Speicher
- 14 Micro16
- 15 Befehlssatz
- 16 Pipelining
- 17 Speichermanagement
- 18 Chipsatz
- 19 Multi-Core
- 20 Netzwerke
- MIPS (Microprocessor without interlocked pipeline stages)
Hazards[Bearbeiten | Quelltext bearbeiten]
Siehe auch de.Wikipedia:Pipeline-Hazard.
- Strukturelle Hazards
- mehrere Pipeline-Stufen benötigen dieselbe Ressource:Maßnahmen: stall, geeignete Architektur
- Control Hazards
- Nachfolgebefehl hängt vom Ausgang des Sprunges ab:Maßnahme: stall, prediction, delayed-branching
- Data Hazards
- Berechnung erfordert Ergebnis des Vorgängerbefehls
- read after write (RAW)
- write after read (WAR)
- write after write (WAW):Maßnahme: stall, forwarding, Code-Optimierung